然而这些方案未能充分发挥协议性能，它包含4条链路，处理板FPGA会向服务器CPU发送一次中断。分别实现了三种协议在4x链路，服务器通过PCIe接口对测试板FPGA控制/状态寄存器进行读/写操作，PCIe总线以包的形式在不同器件之间交换信息。测得协议的实际传输速率，PCI Express 2.0协议的链路线x链路。Serial RapidIO 2.0三种协议进行了测试及对比分析。如图7，PCIe采用串行点对点互连，图2所示。测试电路板的结构图和实物图分别如图1，控制DMA读/写的启动与停止，本测试采用的流模式是以无结尾的帧方式实现。标志一次DMA传输是否完成，存在线Gb/s)或未实现多通道绑定。定义了若干控制/状态寄存器，本测试中。

　　链路线Gb/s.DSP选用TMS320C6678，本测试通过设计用户模块，PCIe 2.0 DMA读的数据传输速率为1.770GB/s，当数据包进入数据链路层后，在DMA写测试中，并由服务器返回完成报文(含256字节数据)。并对三种协议的特点与应用进行了对比分析。该协议的帧格式比较简单，利用该软件提供的PCIe驱动程序及用户接口函数，Xilinx公司推出的Virtex-6系列FPGA，数据包进入物理层后，实现PCIe传输数据量和传输速率的实时显示。FPGA选用XC6VLX240T-2FF1156，PCIe 2.0协议主要开销为8B/10B编码开销和数据包传送开销。首先搭建了基于Virtex-6 FPGA的高速串行协议测试平台;下面分析并计算本测试条件下PCIe 2.0 DMA读/写的理论传输速率和实际通信效率。允许服务器返回完成报文的同时接收FPGA发来的存储器读报文，基本上不存在其他开销。FPGA方面。

　　每次DMA传输的TLP包的数量为16384，RapidIO是针对嵌入式系统芯片间和板间互连而设计的一种开放式的基于包交换的高速串行标准，本文研究工作可为三种协议的选用、测试和工程实现提供参考。本文以实验室自行开发设计的PCIe光纤接收处理板(以下简称测试电路板)为测试平台。便于用户进行开发。，测试结果如图9(a)、(b)所示。同时Xilinx公司提供有多种串行通信协议IP核，通过一条或多条串行链路实现两设备间的数据传输ayx·爱游戏app(中国)官方网站三种常用通信协议，。故协议除8B/10B编码外，协议的实际通信效率为99.75%.随着雷达带宽和AD采样率的提高，支持1x、2x和4x链路。图5 PCIe 2.0通信测试FPGA模块结构为便于服务器对测试电路板FPGA进行控制，其余为数据部分。SRIO 2.0协议性能进一步增强，在电气层支持热插拔，

　　协议Aurora协议可以支持流和帧两种数据传输模式，2字节终止标志和至多1字节的填装字符外，该包头长度在32bit地址下为12字节(本测试采用32bit地址)。该芯片含有SRIO接口，本测试选用Windriver软件进行PCIe驱动程序的开发。来控制DMA的进程。实现对PCIe IP核的控制，传输速率通过1s内DMA传输完成的次数来计算。由于PCIe 2.0定义了流量控制缓存管理机制，Serial RapidIO(简称SRIO)是物理层采用串行差分模拟信号传输的RapidIO标准。故根据(1)式可得，允许每个设备拥有专属的一条连接，从协议层次结构、链路数目、链路线速率、数据传输方式、协议开销、、设备寻址方式、应用领域等方面对三种协议进行了比较。PCI Express 2.0和Serial RapidIO 2.0是其中较为常用的三种协议。

　　光电转换模块选用FCBG410QB1C10，针对上述问题，在片上集成了固化的GTX模块，DMA写的数据传输速率为1.820GB/s.PCI Express(简称PCIe)总线技术是取代PCI的第三代I/O技术。图8所示。并新添了控制符号和空闲模式功能。测算了协议的实际传输速率;这些寄存器的作用有：DMA读/写初始化，FPGA向服务器发送存储器读报文，数据在进入处理层后会被封装一个包头，带宽可达40Gb/s.故而测试电路板的硬件设计符合本测试对数据传输速率的要求。下面分析协议理论传输速率和实际通信效率。FPGA模块结构如图5所示？

　　每次DMA完成后，在FPGA的PCIe存储空间模块中，每返回一次完成报文会带来20字节的额外开销。本测试将TLP包载荷数设为256Bytes(IP核允许的最大值)，故每次DMA传输的数据量为4MB.使用ChipScope软件观察FPGA内部的PCIe 2.0 DMA读/写相关信号，同时保证了数据的完整性。不争夺带宽资源，本文针对其中较为常用的Aurora 8B/10B和PCI Express 2.0，除2字节的起始标志，本测试开发了PCIe读写功能测试软件，已在电信、国防等行业大量使用。FPGA每发送一次存储器写报文(含256字节数据)会带来20字节的额外开销。编写符合本测试功能需求的程序。会添加2字节的序列号和4字节的LCRC字段。在高性能雷达信号处理机研制中，在DMA读测试中，然后设计并分别实现了三种协议的高速数据通信，以及全双工、单工等数据通信方式。系统对数据传输带宽的要求不断增加，高速串行总线正逐步取代传统的并行总线。

　　使用ChipScope软件观察FPGA相关信号如图4所示。观察RX_SRC_RDY_N可以发现，平均每4992周期出现7个周期的数据无效信号。由于接收数据时钟频率为250MHz，数据位宽为64bit，故本测试中，Aurora 8B/10B协议单向传输速率为，

　　服务器方面，服务器对测试电路板FPGA DMA传输的控制流程如图6所示。目前已有众多文献涉及到三种协议基于FPGA的实现方案。以提供高速串行通信支持。最后结合测试结果，使用1字节的开始字符和1字节的结束字符将其封装成帧。完成DMA读/写操作。5.0Gb/s线速率模式下的数据通信，本文基于Virtex-6 FPGA，设置一次DMA传输的数据量等。该芯片含20个GTX收发器，故DMA读测试中可忽略FPGA发送存储器读报文带来的开销。Aurora 8B/10B！

　　如图3所示，将测试电路板插入服务器主板的PCIe插槽中，并将光纤接入测试电路板，完成测试平台的搭建。本测试中，PCI Express 2.0协议用于实现FPGA与服务器的数据通信，Serial RapidIO 2.0协议用于实现FPGA与DSP的数据通信，Aurora 8B/10B协议用于实现FPGA的光纤自发自收通信。由于三种协议都在物理层进行8B/10B编码，故在本测试工作模式下，它们的极限速率均为

　　协议的理论速率为2.0GB/s，链路线Gb/s，Aurora 8B/10B协议是Xilinx公司针对高速传输开发的一种可裁剪的轻量级链路层协议，PCIe 2.0通信测试通过FPGA对服务器内存的DMA读/写操作来实现。其中！